교재질문방

공사실기

안녕하세요?

다시 질문을 드립니다.

답변 주신대로 타이밍 차트만 보면 문제는 없습니다.

다만 논리 회로와 일치하지 않는 부분이 있어 보인다고 말씀드린겁니다.

두번째 CLK 입력 시 회로 동작에 대한 의견을 캡쳐해서 올립니다.

CLK 입력 시 R측 NAND 출력은 H 이고 NOR출력 Q는 L이 됩니다.

결국 NAND -> AND 또는 NOR -> NAND가 되어야 타이밍 차트와 맞는 동작 같습니다.

혹시 회로도의 출력 표기(Q, NQ) 표기 위치가 바뀐걸까요?

감사합니다.

아래는 기존 질문 링크입니다.

https://www.e-dasan.net/boardView?id=explain&idx=187992&cate=%EA%B3%B5%EC%82%AC%EC%8B%A4%EA%B8%B0

다산에듀 운영교수

2026-03-13 11:29:14

안녕하세요, 답변드립니다.

하나의 게이트만 보고 판단하면 틀립니다.

서로의 출력이 NOR의 입력으로 들어가는 교차 형태이기 때문에 전체적으로 모두 해석해주셔야 합니다.

초기 조건(S=L, R=L, Q=0 Q바=1)에서

1번째 CLK=H일 때

위 NAND는 (R·CLK)바 이므로 (0·1)바=1 입니다.

아래 NAND는 (S·CLK)바 이므로 (0·1)바=1 입니다.

따라서 NOR 래치의 입력이 위 NOR에는 1, 아래 NOR에는 1이 들어갑니다.

따라서 출력을 유지하며 첫번째 CLK에는 변화가 없습니다.

그런데 두번째 CLK가 H가 되는 시점은 다음과 같습니다.

이때 S=H, R=L이고, 이전 상태는 Q=0, Q바=1 입니다.

따라서 위 NAND는 (R·CLK)바 이므로 (0·1)바=1 입니다.

아래 NAND는 (S·CLK)바 이므로 (1·1)바=0 입니다.

즉, 위 NOR 입력은 1, 아래 NOR의 입력은 0이므로 Q=1, Q바=0이 됩니다.

따라서 논리회로 및 타임차트에 오류가 없이 모두 만족합니다.